플립플롭(Flip-Flop)

플립플롭(Flip-Flop)

플립플롭(Flip-Flop)

플립플롭(Flip-Flop)

플립플롭(Flip-Flop)

 플립플롭 (flip-flop)은 1 비트의 정보를 보관, 유지할 수 있는 회로이며 순차 회로의 기본 부품이다. 컴퓨터의 주기억장치나 CPU 캐시, 레지스터를 이루는 기본 회로 가운데 하나이다. 조합 회로를 단순하게 하여 조합 논리를 실현하는 회로가 아니고, 입력에 대하여 지연된 하나의 출력을 입력에 피드백하는 것으로 정보를 보관, 유지하는데 사용하는 특징이 있다. 이것을 조합 회로에서 일반적으로 음의 성질로 여겨지는 입력 신호에 대한 출력 신호의 지연을 피드백, 루프를 구성하는 것으로 반대로 사용한 것이 흥미롭다. 그 구조는 계전기 (릴레이)를 이용한 자기 보관유지 회로 (셀프홀드 회로)에도 비슷하게 사용되고 있다. 플립플롭은 구조상 휘발성이다. 즉 정보는 전원이 있을때만 보관, 유지되며 전원이 차단되면 정보는 사라진다. 플립플롭으로 구성하는 램을 에스램 (SRAM)이라고 부른다.

RS Flip-Flop

 

제어 하는 곳에 주로 사용되어진다. R은 Reset의 의미이며, S는 Set의 의미다. 클럭 C 가 0이면 입력 S, R에 무슨 값이 넣어도 Q값은 변하지 않는다. 하지만 클럭 C가 1이면 위의 진리표와 같이 변화한다. 입력 S와 R이 각각 1이 입력되면 Q값은 알 수 없다. 따라서 사용하지 않도록 한다.

 

RS 플립플롭의 내부 회로도다. NAND 게이트 4개를 이용하여 구성되어 있다.

D Flip-Flop

RS의 플립플롭의 문제점인 입력 S와 R에 각각 1을 못 넣게 만들어 놓은 회로이다. 데이터 전송용으로 많이 쓰인다. CPU 내에서 많이 사용된다.

D는 Data의 의미다. 입력 S와 입력 S를 인버터(NOT게이트) 하여 입력 R로 사용한다. 즉 입력 S가 1이면 입력 R은 0이 된다. 입력 S와 R을 하나로 입력 D로 만든 것이 D플립플롭이다.

D 플립플롭의 내부 회로다. SR 플립플롭과 똑같은 구조이며 단지 입력 R에 인버터가 추가 되어 있다.

JK Flip-Flop

RS 플립플롭에서는 S=R=1 입력을 허용하지 않는다. 이를 보완하기 위해 JK 플립플롭이 나오게 되었다.

SR 플립플롭에서 S = J 이며,  R = K 라 보면된다. J = K = 1 일 때 SR 플립플롭에서는 허용하지 않지만 JK 플립플롭에서는 현재값의 보수로 출력이 된다.

다음은  JK 플립플롭의 회로도이다.

기본적으로 SR 플립플롭에 출력 Q와 Q’을 각각 입력 J와 K에 AND 게이트를 연결한다. 그 출력값이 각각 입력 S와 R의 입력 된다.

T Flip-Flop

JK 플립플롭의 입력 J와 K를 하나로 묶어 입력 T로 만든 것이다. T는 토글(Toggle)이란 의미한다.

입력 T에 0을 넣으면 현재 상태를 유지하며, 1을 넣으면 보수로 바뀐다. 1을 넣을 때마다 보수로 바뀌기 때문에 토글이란 의미를 가지는 것이다.

다음은 T 플립플롭의 회로도 이다.

기본적으로 JK 플립플롭에 입력 J와 K가 T 플립플롭의 입력 T의 입력이 똑같이 들어간다.